회사/산업 · 삼성전자 / 공정기술
현재 양산을 준비중인 DRAM 세대는 D1c라고 들었습니다. 아직 D1c는 소량 생산중이고, 어느정도 수율에 도달했기 때문에 확대 중으로 이해하면 될가요? 그리고 FINFET은 현재 DRAM에서는 안쓰이고 있는 공정 맞나요? D0a 쯤부터 사용되는 걸로 이해하면 되나요?
2025.09.01
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SiO2 etch를 진행할 때, Dual RF를 사용하는 Lam research 장비를 활용했습니다. 식각 가스는, C4F8(15sccm), O2 (10sccm) 이 정도만 사용했고 나머지는 Ar으로 채웠습니다. 식각 과정에서 PR 손상에 미치는 영향이 27MHz의 High-frequency RF power를 증가시켰을 때나 Pressure 증가시켰을 때 주로 증가하고 2MHz의 Low-frequency RF power를 증가시켰을 때는 거의 PR 손상량이 증가하지 않았는데 주로 PR 손상은 화학 반응을 통한 영향이 큰가요?
저는 재료전공 학생입니다. 삼성전자DS 메모리 공정기술 파트에 지원하려고 합니다. 제 스펙과 관련해서 몇가지 궁금한 점이 있습니다. 1. 제가 나노포토닉스 연구실 인턴십에서 광섬유에 대한 리소 공정과 나노소재 제작을 했었습니다. 이 경험을 자기소개서에 어떻게 녹여내면 좋을까요? 2. 혹시 너무 연관성이 없어서 오히려 작성 시 불이익이 있을까요? 3. 이 스펙을 활용할만한 삼성의 다른 관계사나 직무는 뭐가 좋을까요?
삼성전자 메모리 사업부 공정기술 직무에서 장비 가동률 향상도 중요한 목표 중 하나인가요? 공정 Trend를 벗어나지 않도록 관리를 잘 해서 장비 가동률 향상에 이바지하고싶다 라고 이야기하면 문제가 되는지 궁금합니다. 해방 KPI가 설비엔지니어 요소인가 싶어서요
SiO2 etch를 진행할 때, Dual RF를 사용하는 Lam research 장비를 활용했습니다. 식각 가스는, C4F8(15sccm), O2 (10sccm) 이 정도만 사용했고 나머지는 Ar으로 채웠습니다. 식각 과정에서 PR 손상에 미치는 영향이 27MHz의 High-frequency RF power를 증가시켰을 때나 Pressure 증가시켰을 때 주로 증가하고 2MHz의 Low-frequency RF power를 증가시켰을 때는 거의 PR 손상량이 증가하지 않았는데 주로 PR 손상은 화학 반응을 통한 영향이 큰가요?
저는 재료전공 학생입니다. 삼성전자DS 메모리 공정기술 파트에 지원하려고 합니다. 제 스펙과 관련해서 몇가지 궁금한 점이 있습니다. 1. 제가 나노포토닉스 연구실 인턴십에서 광섬유에 대한 리소 공정과 나노소재 제작을 했었습니다. 이 경험을 자기소개서에 어떻게 녹여내면 좋을까요? 2. 혹시 너무 연관성이 없어서 오히려 작성 시 불이익이 있을까요? 3. 이 스펙을 활용할만한 삼성의 다른 관계사나 직무는 뭐가 좋을까요?
삼성전자 메모리 사업부 공정기술 직무에서 장비 가동률 향상도 중요한 목표 중 하나인가요? 공정 Trend를 벗어나지 않도록 관리를 잘 해서 장비 가동률 향상에 이바지하고싶다 라고 이야기하면 문제가 되는지 궁금합니다. 해방 KPI가 설비엔지니어 요소인가 싶어서요
답변 6
채택된 답변지원자님, 질문이 아주 좋습니다~ 현재 삼성 메모리사업부에서 이야기하는 D1c는 맞아요, 아직 초기 양산 단계에서 소량 생산 중이고, 수율이 일정 수준 이상 확보되어 점차 양산 규모를 확대하는 단계로 이해하시면 돼요~ 즉, “양산 준비 완료 후 확대 중”이라고 보는 게 정확합니다~ FINFET 관련해서도 맞아요, 현재 DRAM에서는 FINFET 구조를 사용하지 않고 있어요~ FINFET은 주로 로직 공정, 즉 고성능 Logic/SoC 공정에서 D0aD1 세대부터 적용되기 시작했어요 DRAM은 여전히 기존의 planar 트랜지스터 기반 공정을 사용하고 있으며, 고집적도 향상과 수율 안정화를 위해 다른 구조적 최적화가 이루어지고 있는 상황입니다~ 정리하면, D1c는 소량 양산 후 확대 중, DRAM에서는 FINFET을 쓰지 않는다, 이 정도로 이해하시면 정확합니다~ 도움이 되셨다면 채택 부탁드려요~ 응원합니다~!
댓글 1
2025.09.08
감사합니다. 그런데요. 왜 FINFET을 안쓰는지 알 수 있나요??, 그리고 뉴스에서 10나노 미만의 DRAM 명칭을 D0a라고 하는데요. 순서대로면 D0x가 맞는거 아닌가요? 왜 D0a라고 하나요?
멘티님, D1c 세대 DRAM은 2025년 현재 일부 주요 업체에서 소량 생산 중이었으나 최근 수율 안정화로 점차 양산 규모가 확대되고 있는 단계로 이해하시면 맞습니다. DRAM에서는 기존대로 플래너(평면) 구조가 주류였고, FINFET 구조는 NAND·Logic 등과 달리 아직 양산 라인에서는 채택되지 않았으며 실제로 어떤 DRAM도 현재 FINFET 공정을 적용해 대량 양산하지 않습니다. FINFET 구조 적용은 D0a 세대에서도 아직 검토 단계로, DRAM 미세화 한계 극복을 위해 연구개발이 활발하지만 상용화에는 도달하지 않은 상황입니다. 2025년 기준 DRAM 대량생산에 FINFET은 도입되지 않았으니 참고하시면 됩니다. 채택부탁드리며 파이팅입니다!
댓글 1
2025.09.02
오 마스터님께서 발표하신게 기사에 떠서 여쭤본거였어요. 이해가 안되서요... 10나노 이하로 가면 3D 구조로 가면서 FINFET 적용된을 목표로 한다고 들어서요. 근데 제가 옳게 이해했는지가 궁금했습니다 .ㅠㅠㅠ
